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채주형 교수팀이 개발한 기술은 D램 양산 과정 중 하나인 저속 웨이퍼 테스트의 성능을 높이는 회로설계기술이다.
D램 반도체 공정에서 웨이퍼 테스트는 셀·회로 불량을 검출하기 위해 진행된다. 이를 위해선 측정 장비와 D램 셀 간의 안정적 테스트 결과들이 서로 송수신돼야 하는데 예기치 않은 오작동이 일어나게 되면 테스트의 신뢰성이 저하된다. 일반적으로 D램 회로는 고속으로 동작하기에 검증 시에도 고속 동작에 초점을 맞추는 데 이 경우 저속으로 동작하는 웨이퍼 테스트 과정에서 오작동이 발생할 수 있다.
채 교수팀이 개발한 기술은 이런 문제점을 해소하고 테스트의 신뢰성을 높일 수 있는 기술이다. 연구팀은 “해당 기술이 D램 관련 회로에 적용되면 향후 테스트 신뢰성을 향상시킬 수 있을 것”이라고 기대했다.