삼성전자·카이스트, 국내 대학에 14나노 첨단 반도체 공정 최초 개방

KAIST 반도체설계교육센터(IDEC)와 삼성전자는 지난 15일 IDEC 동탄교육장에서 '시스템반도체 14나노 공정 지원'을 위한 협약을 체결했다. (사진=카이스트)

[이데일리 한광범 기자] 국내 대학 연구실에서도 삼성전자의 14나노 핀펫(FinFET) 첨단 공정을 활용해 실제 반도체 칩을 설계·제작하고 성능까지 검증할 수 있는 길이 열렸다. 그동안 높은 제작 비용과 안보 기술 규제 등의 인프라 한계로 대학이 접근하기 어려웠던 첨단 공정을 교육과 연구 현장에 최초로 개방함으로써, 국내 시스템반도체 교육이 이론 중심에서 실제 산업 현장 중심으로 한 단계 도약할 것으로 기대된다.

카이스트(KAIST)는 반도체설계교육센터(IDEC)가 지난 15일 IDEC 동탄교육장에서 삼성전자와 ‘시스템반도체 14나노 공정 지원’을 위한 협약을 체결했다고 16일 밝혔다.

이번 협약은 정부 지원사업인 ‘반도체핵심IP 설계전문인력양성사업’을 기반으로 추진됐다. 국내 대학원생과 연구자들에게 첨단 공정 기반의 설계와 칩 제작 경험을 제공해 대학의 시스템반도체 설계 교육을 실전 중심으로 강화하는 것이 목적이다.

1995년 설립된 카이스트 IDEC은 국내 시스템반도체 설계 전문인력 양성을 선도해 온 연구센터다. 이번 14나노 공정 지원을 위해 고사양 서버와 첨단 설계 툴을 갖춘 전용 설계 인프라를 구축했으며, 14나노 공정 설계 기술을 지원할 전문 연구인력도 배치해 전국 대학 연구실이 공동으로 활용할 수 있는 지원 체계를 마련했다.

5년간 1160개 칩 제작 지원…대학 연구실 장벽 낮춘다

반도체 칩 제작은 설계한 회로를 실제 웨이퍼에 구현하고 성능을 검증하는 핵심 과정이다. 그러나 첨단 공정은 높은 제작 비용과 전문 설계 환경이 필요해 개별 대학이 독자적으로 활용하기 어려웠다. 특히 이번에 지원되는 14나노 핀펫 공정은 한 차례 칩 제작에 약 60억 원이 소요되는 첨단 공정으로, 대학에서는 사실상 접근이 어려운 기술이었다.

아울러 14나노급 공정은 국가 핵심기술로 지정되어 있어 기술 유출 방지를 위한 엄격한 제한으로 인해 그동안 대학 연구실 등 외부 기관의 접근이 불가능했다. 하지만 국내 반도체 전문 인력 양성이 시급하다는 공감대 속에서 삼성전자는 1년 이상 IDEC의 보안 환경과 관리 역량을 철저히 검증했다. 그 결과 IDEC의 강력한 보안 관리 조건을 신뢰하여 대학 교육용으로는 최초로 첨단 공정 기술을 공개하고 파운드리 서비스를 제공하게 됐다.

핀펫 기술은 반도체 내부에서 전류가 흐르는 통로를 물고기 지느러미(fin)처럼 입체적으로 세운 구조의 트랜지스터 기술이다. 기존 평면 구조보다 전류를 더욱 정밀하게 제어할 수 있어 같은 면적에서도 성능을 높이고 전력 소모를 줄일 수 있다. 스마트폰 AP, 인공지능(AI) 반도체, 고성능 컴퓨팅(HPC) 등 빠른 연산과 낮은 전력 소모가 동시에 필요한 첨단 시스템반도체에 널리 활용된다.

28나노까지는 전류가 흐르는 통로(채널)가 평평한 2D 구조였으나 미세화가 28나노 수준까지 내려오자 소자가 너무 작아져 전류를 막아도 밑으로 새어나가는 ‘단채널 효과(누설 전류)’ 문제가 심각해졌다. 이를 해결하기 위해 14나노부터는 구조를 3D로 바꾸고, 전류가 흐르는 통로를 물고기 지느러미 모양처럼 위로 툭 튀어나오게 만든 뒤 문(Gate)이 삼면을 감싸게 해 전류를 훨씬 더 강력하게 제어할 수 있게 만들었다. 28나노가 한정된 땅 위에 지은 ‘단층 주택’이라면 14나노는 위로 입체적으로 높게 올린 ‘고층 아파트’인 셈이다.

삼성전자는 연간 멀티 프로젝트 웨이퍼(MPW) 방식을 통해 다양한 공정 기반의 칩 제작을 지원할 방침이다. 세부 지원 규모는 △14나노 핀펫 공정 1회(48개) △28나노 LPP 2회(96개) △28나노 FD-SOI 1회(48개) △130나노 BCDMOS 2회(40개) 등이다.

이를 통해 향후 5년간 총 1160개의 칩 제작 기회가 국내 대학에 제공되며, 매년 약 600명의 대학원생과 연구자가 실제 칩 설계와 제작·검증 과정에 참여할 것으로 예상된다. 2026년 참여를 신청한 팀은 현재 17개 대학 43개 팀이며, 1회 제작으로 최대 48개 팀의 제작이 가능하다.

참여 인력은 전국의 참여 대학을 대상으로 모집 공고 후 설계 내용을 심사해 선발한다. 지도교수 단위로 모집이 진행되며 설계 참여자는 소속 연구실 학생으로 구성된다.

국가 핵심기술 안보 우려 해소…철저한 보안 관리로 상생 생태계 조성

앞서 14나노 공정은 2025년 시범 프로그램을 통해 사전 준비와 공정 안정성 검증을 마쳤다. 2025년 본격적인 서비스 도입에 앞서 실시된 파일럿 프로그램에서는 IDEC 연구원들과 일부 선발된 설계팀이 삼성전자에 직접 방문해 상주 설계를 진행했다. 이 과정에서 발생할 수 있는 설계상의 문제점을 파악하고 효율적인 지원 프로세스를 사전 테스트했다. 이와 함께 삼성전자와 IDEC은 안전한 원격 설계가 가능하도록 클라우드 서버 기반의 강력한 보안 인프라를 구축하고 이에 대한 철저한 환경 검증을 완료했다.

전국 대학 연구실은 카이스트 IDEC이 구축한 첨단 설계 환경을 공동으로 활용하게 된다. 첨단 공정 기술과 설계 자산을 보호하기 위해 설계팀은 오직 보안 프로그램이 내장된 전용 클라우드 서버를 통해서만 접속해 설계를 진행할 수 있다. 기술 유출 방지를 위해 물리적 공간에 대한 보안 요건도 엄격히 적용돼 연구실 내에 지정된 보안 카메라를 설치하고 인증된 환경에서만 설계가 가능하도록 철저히 관리·운영된다.

IDEC은 1996년 800나노급 공정 지원을 시작으로 글로벌 산업 트렌드 변화에 맞춰 끊임없이 신규 공정을 도입해 왔으며, 향후 차세대 첨단 공정까지 대학 교육 및 연구에 도입될 수 있도록 기업들과 지속적으로 협의할 계획이다.

박상훈 삼성전자 상무는 “반도체 산업 전반에서 전문인력 수요가 지속적으로 증가하고 있다”며 “우수한 설계 인재를 육성하는 일은 국가 반도체 산업 경쟁력을 높이는 중요한 기반인 만큼 지원을 확대하게 됐다. 이번 협력이 삼성전자뿐 아니라 국내 반도체 생태계 전반에도 도움이 되기를 기대한다”고 밝혔다.

박인철 카이스트 IDEC 소장은 “이번 14나노 공정 지원 협약은 학생들이 산업 현장에서 활용되는 첨단 공정 환경에서 실제 칩을 설계하고 제작·검증까지 경험할 수 있는 중요한 계기”라며 “산업계와의 협력을 바탕으로 국내 시스템반도체 전문인력 양성 기반을 지속적으로 확대해 나가겠다”고 강조했다.