한양대, D램 소자 누설전류 93% 절감 기술 개발

[이데일리 신하영 기자] 한양대 연구팀이 D램 소자의 누설전류는 93% 줄이고 저장 성능은 21% 높이는 기술을 개발했다.

왼쪽부터 한양대 ERICA 신소재·반도체공학전공 김우희 교수, KAIST 신소재공학과 강기범 교수, 공동 제1저자인 권용주·오지우 석박사통합과정생(사진=한양대)

한양대는 김우희 신소재·반도체공학전공 교수팀이 KAIST 신소재공학과 강기범 교수팀과의 공동 연구에서 이러한 성과를 거뒀다고 16일 밝혔다.

D램 커패시터는 미세화가 진행될수록 유전막 자체의 성능보다 전극과 유전체가 맞닿는 계면의 품질이 누설전류와 신뢰성을 좌우한다. 고유전율 소재인 지르코니아(ZrO2)를 질화티타늄(TiN) 전극 위에 증착하면, 공정 중 전극이 산화되면서 유전율이 낮은 계면층이 생겨 성능이 떨어진다. 이를 막기 위해 극박막 계면층을 넣는 방법이 연구됐지만 계면층이 전극 주변의 질화실리콘(SiN) 절연 영역까지 함께 덮이면 이웃한 메모리 셀 사이로 전류가 새는 ‘셀 간 간섭’이 발생하는 문제가 있었다.

연구팀은 표면 보호 물질인 트리메틸 오르토포메이트(TMOF)가 기판 소재의 표면에너지에 따라 서로 다르게 흡착되는 특성에 주목했다. 원자층증착 공정 중 TMOF를 짧게 주입하는 단계만 추가해, SiN 영역에서는 박막 성장을 억제하고 TiN 전극에만 Nb2O5를 선택적으로 형성하는 데 성공했다. TMOF는 공정 중 제거되는 일시적 보호 물질이어서 계면에 탄소 등 불순물을 남기지 않는다.

전기적 특성도 크게 개선된 것으로 나타났다. 누설전류는 약 15분의 1 수준으로 줄고 절연파괴 전계는 4.48MV/cm에서 5.05MV/cm로 높아졌기 때문이다.

연구팀은 향후 이 기술을 D램뿐 아니라 로직 소자와 다양한 3차원 반도체 소자의 게이트·접촉 계면 등으로 확장할 계획이다. 여러 금속·산화물·질화물 표면에 적용할 수 있는 범용 선택적 증착 기술로 발전시키겠다는 의미다.

이번 연구는 산업통상부 산업기술혁신사업 등의 지원을 받아 수행했다. 연구 결과는 재료과학 분야 저명 국제학술지(Materials Horizons)에 게재됐다.

김우희 교수는 “표면에너지 차이를 활용한 선택적 증착으로 계면 특성 개선과 인접 전극 간 전기적 분리를 하나의 공정에서 구현했다는 데 의미가 있다”며 “고집적 D램 커패시터의 미세화 한계를 극복하는 핵심 공정 기술로 활용될 수 있을 것”이라고 말했다.