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2년마다 반도체 칩 집적도가 2배씩 증가한다는 ‘무어의 법칙’에 발맞추듯 오늘날 반도체 칩 안에는 반도체를 구성하는 수십억개의 소자가 담겨 있습니다. 전류나 전압의 흐름을 조절하는 소자인 트랜지스터가 얼마나 많이 들어가느냐에 따라 반도체 성능이 결정된다고 볼 수 있습니다. 그렇다면 반도체 크기가 도대체 얼마나 더 작아질 수 있을까요?
최근 삼성전자가 세계 최초로 3나노미터 파운드리(반도체 위탁생산) 반도체 제품 양산을 시작했다는 뉴스를 보셨을 것니다. 먼저 ‘3나노미터’가 얼마나 작은 것인지부터 알아봅시다. 1나노미터는 흔히 머리카락 굵기의 10만분의 1로 표현됩니다. 반도체 회로의 선폭을 의미하는 나노미터는 반도체의 미세한 정도를 나타내는 단위입니다.
회로 선폭을 가늘게 만들수록 더 많은 소자를 담아 성능을 높일 수 있습니다. 삼성전자의 3나노 공정은 현존하는 기술 중 가장 얇은 회로를 넣을 수 있는 공정 기술로, 경쟁사인 대만 TSMC보다 반년 정도 앞서 있다는 평가를 받고 있습니다.
반도체업계에서는 보통 7나노 이하 공정을 첨단공정 및 초미세공정이라고 말합니다. 삼성전자와 TSMC가 첨단공정 개발에 경쟁 속도가 붙은 것은 2018년부터입니다. TSMC가 2018년 삼성전자보다 앞서 7나노 공정에서 반도체를 생산 및 양산하는 것에 성공했습니다. 선단공정인 5나노 역시 TSMC가 삼성전자보다 빨랐습니다. 계속 밀리던 삼성전자가 3나노 공정 양산에 성공하며 양사의 최소선폭 공정인 3나노에서 앞서 나가는 모습입니다. TSMC의 입장에선 다시 삼성전자를 따라잡기 위한 공정 개발에 한창이라고 볼 수 있죠.
이렇게까지 경쟁을 하는 이유는 무엇일까요? 작으면서도 성능이 좋은 반도체를 만들기 위해서입니다. 반도체를 만들어 판매하는 기업 입장에서도 하나의 웨이퍼에 더 많은 반도체 칩을 만들어야 제품 경쟁력을 유지할 수 있습니다. 또 반도체를 구매하는 고객사들은 크기가 작으면서도 전력 소모가 작고 더욱 빠르게 정보처리가 가능한 반도체를 원하고 있습니다.
고성능·고효율 반도체가 궁극적으로 어떤 제품에 들어가는지도 궁금해집니다. 인류의 가장 복잡한 컴퓨팅 과제라고 알려져있는 고성능 컴퓨팅(HPC) 시스템반도체로 쓰이게 됩니다. TSMC가 올해 1분기에 생산한 반도체 중 HPC용 반도체가 전체 41% 비중을 차지하는 것만 봐도 HPC용 반도체가 점차 늘어날 것으로 보입니다. 이뿐 아니라 모바일 시스템온칩(SoC)과 자율주행차 등으로 사용범위는 점차 확대될 것으로 보입니다.
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반도체 장비업체 ASML이 슈퍼 ‘을’로 불리는 이유
점점 더 미세해지는 반도체 회로를 그리기 위해선 빛으로 실리콘 웨이퍼 위에 반도체 회로 모양을 그리는 장비가 필요합니다. 반도체는 웨이퍼 위에 빛에 반응하는 감광제(포토레지스트)를 덮은 후 회로 패턴을 따라 빛을 쪼이면서 빛에 닿은 부분만 깎거나 그 부분만 남기는 방식으로 밑그림을 그려 전류가 통하게 만들 수 있습니다.
회로를 그릴 때 빛의 파장이 짧으면 짧을수록 더 가는 회로를 만들 수 있었습니다. 1980년대에는 수은 램프를 이용한 G-line(436nm 파장)과 I-line(365nm 파장) 빛을 이용했습니다. 이후 자외선 레이저인 불화크립톤(KrF·248nm 파장)과 불화아르곤(ArF·193nm 파장)이 개발돼 선폭을 줄이는 데 활용했습니다. 요즘도 불화아르곤 빛을 이용한 심자외선(DUV) 노광장비를 많은 업체들이 자동차, 컴퓨터, 로봇 등에 쓰이는 반도체를 만드는 데 이용하고 있습니다. 다만 10나노급 반도체를 만들며 한계에 봉착합니다. 이보다 더 정교한 회로를 그릴 수 있는 빛이 필요했기 때문입니다.
앞서 언급한 DUV 노광장비를 만드는 네덜란드 반도체 장비기업인 ASML은 보다 발전한 장비를 2017년 세상에 내놓게 됩니다. 그게 바로 극자외선(EUV) 노광장비입니다. EUV 파장은 13.5nm로 불화아르곤의 14분의 1 수준입니다. 빛 파장이 짧아 더 미세한 회로를 그릴 수 있고, 여러 레이어(층)에 패턴을 새길 수 있어 집적도를 대폭 높였습니다. 이 EUV 장비가 개발되면서 7나노급·5나노급 반도체 제조의 길이 열렸습니다. EUV 노광장비를 사용하게 되면, 웨이퍼에 회로를 그려 넣는 작업을 한층 간소화할 수 있고 회로가 그려진 마스크 숫자를 획기적으로 줄일 수 있습니다. 3나노 공정 역시 EUV 노광장비로 세밀한 반도체 회로 패턴 구현이 가능해졌습니다.
결국 EUV 장비가 있어야만 고성능·저전력·초소형 시스템반도체를 만들 수 있어 업체 간 장비 확보 경쟁은 더욱 치열해지고 있습니다. 통상적으로 장비업체가 반도체 제조업체에 장비를 납품해야 하지만, 제조업체들이 EUV 장비를 한대라도 더 확보하기 위해 경쟁을 벌이고 있는 것도 ASML이 슈퍼 을(乙)이라는 별명을 갖게 된 이유입니다.
이제는 시스템반도체뿐 아니라 메모리반도체 분야에서도 적극 EUV 장비를 도입하고 있습니다. D램에서도 고성능·초소형 반도체의 요구가 많아지면서 집적도를 높일 수 있는 EUV 기술이 필요해졌기 때문입니다. 현재 D램 생산에 EUV 기술을 도입한 곳은 삼성전자와 SK하이닉스와 미국 마이크론 등이 있습니다.
ASML는 극초미세 공정 요구에 발맞춰 차세대 EUV 노광장비 상용화를 앞두고 있습니다. 내년에 나올 신제품인 하이 NA EUV는 기존 EUV 장비보다 렌즈와 반사경 크기를 키워 더욱 미세한 회로를 새길 수 있습니다. 결국 미세공정이 발전할수록 장비 경쟁도 치열해질 것으로 보입니다.
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삼성전자는 세계에서 처음으로 3나노 공정을 도입한 데 이어 이 공정에 신기술을 적용했습니다. 그중 하나가 GAA 공정입니다. 트랜지스터가 반도체의 전류 흐름을 보다 세밀하게 제어할 수 있도록 그 구조를 발전시킨 것입니다. 반도체 소자인 트랜지스터는 전류가 흐르는 채널과 채널을 제어하는 게이트로 구분됩니다. 트랜지스터에서 가장 중요한 것은 스위치 역할을 하는 게이트입니다. 게이트에 전압을 가하면 전류가 흐르고, 반대의 경우에는 전류가 차단되는 것이죠.
기존에 사용하던 평판(Planar) 트랜지스터는 게이트와 채널이 하나의 면으로 맞닿아 있는 평면(2D)구조였습니다. 트랜지스터의 크기를 줄이다 보면 게이트가 제 역할을 못하고 누설전류가 생기는 현상이 발생하는 등의 한계가 있었죠.
이를 개선하기 위해 개발된 것이 3D 구조의 핀펫(FinFET) 공정입니다. 구조가 물고기 지느러미(Fin) 모양을 닮았다고 해서 핀 트랜지스터라는 이름이 붙여졌습니다. 게이트와 채널 간 접하는 면이 넓을수록 효율이 높아진다는 점에 착안해 게이트와 채널이 3면에서 맞닿는 3차원 구조로 접점 면적을 키웠습니다. 결국 반도체 성능은 더욱 향상될 수 있었습니다.
초고집적 반도체가 점차 개발되며 반도체 크기가 점점 작아졌고, 작은 크기의 트랜지스터를 정밀하게 콘트롤해야 하는 상황에 직면하게 됐습니다. 또 4나노 이후의 공정에서 핀펫 구조로 더 이상 동작 전압을 줄일 수 없다는 한계도 발견됐습니다.
그렇게 해서 나온 게 GAA 구조입니다. 게이트가 채널의 4면을 둘러싸고 있어 더욱 반도체의 전류를 세밀하게 제어할 수 있게 됐습니다. 트랜지스터는 게이트와 채널의 접촉면이 많을수록 채널 조정 능력을 높일 수 있습니다.
삼성전자는 또 채널을 얇고 넓은 모양의 나노시트(Nanosheet) 형태로 구현한 독자적 MBCFET GAA 구조도 적용했습니다. 나노시트의 폭을 조정하면서 채널의 크기도 다양하게 변경할 수 있다는 것이 큰 특징입니다. 또 기존 핀펫 구조나 일반적인 나노와이어(Nanowire) GAA 구조에 비해 전류를 더 세밀하게 조절할 수 있어 고성능·저전력 반도체 설계에 장점이 될 수 있습니다.
신기술을 적용한 공정은 기존 공정보다 무엇이 얼마나 더 좋아진 것일까요? 삼성전자 3나노 GAA 1세대 공정은 기존 5나노 핀펫 공정과 비교해 전력 45% 절감, 성능 23% 향상, 면적 16% 축소됐다고 합니다. GAA구조의 트랜지스터는 인공지능, 빅데이터, 자율주행, 사물인터넷 등 고성능과 저전력을 요구하는 차세대 반도체에 적극 활용될 예정입니다.
