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17일 업계에 따르면 TSMC는 내년 4월부터 GAA를 적용한 2나노 공정 시험 생산에 돌입한다. 주요 고객사인 애플이 TSMC의 2나노 칩을 가장 먼저 받아 아이폰에 탑재할 전망이다. 삼성전자는 내년 상반기 중 GAA를 적용한 2나노 공정의 테스트 양산에 돌입해 4분기까지 완전한 양산 체제를 구축할 계획이다.
나노미터는 반도체 회로의 선폭을 의미한다. 1나노는 꽃가루의 4만분의 1, 성인 머리카락 굵기의 10만분의 1에 달한다. 반도체를 만드는 일은 머리카락 한 가닥에 여의도 지도를 그리는 것과 비슷하다. 7나노, 5나노, 3나노, 2나노로 갈수록 선단 공정으로 나아가는데, 회로가 좁아지니 반도체 크기를 줄이면서도 더 많은 트랜지스터를 집적할 수 있다.
내년 2나노 전쟁은 GAA 기술이 핵심이다. 2나노 공정의 실제 선폭은 10나노대이지만 다양한 로직 공정을 활용해 2나노급에 준하는 성능을 구현한다. 이 때문에 로직 공정의 완성도가 중요한데, 삼성전자와 TSMC는 내년 GAA 기술을 활용해 2나노 공정 완성도를 끌어올리고 있다. GAA 등 공정 기술에서 수율을 얼마나 확보하는지에 따라 2나노 공정의 승자가 가려질 전망이다.
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GAA는 반도체 트랜지스터에서 전류가 흐르는 채널 4개를 게이트로 감싸는 구조다. 채널의 3개 면만 감싸는 이전 세대인 핀펫(FinFET) 공정과 비교해 닿는 면을 늘린 것이 특징이다.
트랜지스터를 디바이스의 디지털 신호를 만들어주는 수도꼭지라고 가정해보자. 수도꼭지 크기를 줄이고 배관을 짧게 할수록 더 빠른 연산과 저전력이 가능하지만, 나중엔 수도꼭지를 닫아도 물이 점점 샐 수밖에 없다. 이처럼 전류가 낭비되는 현상을 ‘단채널’이라고 한다. GAA는 수도꼭지를 상하좌우로 달아 호스를 더욱 세게 쥐도록 한 기술이다. 전류가 흐르는 채널을 사방으로 감싸기 때문에 누설 전류를 줄일 수 있다.
파운드리 3사는 GAA 공정을 모두 다르게 명명하고 있지만 핵심 기술은 동일하다. 삼성은 다중가교채널 트랜지스터(MBCFET·Multi Bridge Channel FET), TSMC는 GAA 전계효과 트랜지스터(GAAFET·Gate-All-Around Field Effect Transistor), 인텔은 리본펫(RibbonFET)이라고 각각 부르고 있다.
최근 TSMC는 IEEE 국제 전자소자 회의(IEDM)에서 GAA를 활용한 2나노급 공정을 공개하며 자신감을 드러냈다. 직전 세대인 3나노 공정보다 트랜지스터 밀도를 1.15배 높여 전력은 24~35% 감소시켰고, 성능은 15% 개선했다. 2022년부터 3나노에 GAA 공정을 적용해온 삼성전자의 경우 5나노 핀펫 공정 대비 성능을 30% 높이고, 전력과 면적을 각각 50%와 35% 줄였다고 밝혔다.
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2나노 공정의 완성도를 높일 또 다른 기술은 BSPDN이다. BSPDN은 그동안 반도체 제조에서 사용되지 않던 웨이퍼 후면부에 전류 배선층을 넣는 기술이다. 현재 사용하는 전면전력공급(FSPDN)은 웨이퍼 전면에 트랜지스터를 두고 그 위에 ‘전력라인, 신호라인’을 함께 쌓은 구조다. 쉽게 말해 ‘트랜지스터-전력+신호’ 순서로 쌓는 것이다.
BSPDN은 전력라인, 신호라인을 분리해 웨이퍼 후면에 전력 영역을 배치한다. ‘전력라인-트랜지스터-신호라인’ 순으로 쌓는 것이다. 회로 미세화로 간격이 좁아지면서 전력과 신호를 함께 배치하기 힘들어지자 고안된 기술이다. 두 영역을 나눠 배치하면 전력 공급의 효율성이 높아지고 신호 간 간섭도 줄일 수 있다.
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삼성전자는 수율을 최우선 과제로 삼고 2027년 BSPDN 기술을 도입한 2나노 공정(SF2Z)을 선보인다. 삼성의 BSPDN 기술은 전면전력공급(PSPDN)보다 성능 8%, 전력효율 15%를 개선하고, 면적은 17% 줄이는 것으로 전해졌다.
한진만 삼성전자 신임 파운드리사업부장 사장은 “공정 수율을 획기적으로 개선해야 할 뿐만 아니라 PPA(소비전력·성능·면적) 향상을 위해 모든 노브(knob·최적화 조건)를 샅샅이 찾아내야 한다”며 내년 턴어라운드(실적 개선)에 대한 자신감을 드러냈다.
